トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第４３３回］
●エッジパルス発生回路を再検討する（２）
前回はトランジスタ２個だけのエッジパルス発生回路を考案しました。
下の回路です。
エッジパルス発生回路はバイナリカウンタ回路のＲＳフリップフロップを１段だけにするために必要な回路です。
それを考えた時点ではトランジスタを６個使う回路でした（［第４１１回］）。
バイナリカウンタ回路は１ビットごとにＲＳフリップフロップとエッジパルス発生回路を１組必要とします。
ですからそこでＲＳフリップフロップが１段になってさらにエッジパルス発生回路のトランジスタが４個削減できればバイナリカウンタ全体では大幅なトランジスタ数の削減が見込めます。
ですがそんなに簡単にことが進むものかどうか実際にバイナリカウンタ回路に組み込んで試してみなければなりません。
テストのためのバイナリカウンタ回路は［第４２０回］で既存のプリント基板を利用して試作した回路を利用しました。
このときはエッジパルス発生回路とＲＳフリップフロップ回路は別の基板でそれぞれ作成し、テストの都合もあってエッジパルス発生回路のＣＫＶをＲＳフリップフロップ回路の前段に設けたＣＫＧ回路（インバータ）に接続してテストを行ないました。
今回はそのときの試作基板を利用しましたので実際のエッジパルス発生回路は上の回路ではなくて下の回路になりました。
ＣＫＧ部分がオープンコレクタではありませんが多分テストには大きく影響はしないと思います。
それで。
そのようにしてテストをしてみたのですが。
結果は残念ながらアウトでした。
上側（ＣＨ１）はＣＫＩＮ（１ＭＨｚ）で下側（ＣＨ２）はＱ＿出力です。
ＲＳフリップフロップ部分の回路は［第４２０回］の回路図を参照してください。
どうもＲＳフリップフロップがうまく機能していないようです。
ひょっとするとＣＫＶの立ち上がりがなまっていることが原因ではないかと考えました（前回［第４３２回］）。
そこでオープンコレクタのプルアップ抵抗を小さくしてみました。
Ｒ５（１ＫΩ）に１ＫΩを並列につないで計算上は５００Ωにしてテストをしてみました。
うーん。
もう一息という感じです。
そこで今度はＲ５（１ＫΩ）に５６０Ωを並列につないでテストをしてみました。
（１×０．５６）／（１＋０．５６）≒０．３６ですから計算上のプルアップ抵抗の値は約３６０Ωです。
まだだめでした。
下はこのときのＣＫＶの波形です。
立ち上がりの波形はそれほど悪くはないと思うのですけれど。
ひょっとするとパルス幅が原因かもしれません。
このときのＣＫＶのパルス幅は１００ｎｓほどです。
インバータ×２＋ＮＡＮＤで構成したエッジパルス発生回路でも当初は１５０ｎｓぐらいのパルス幅で試したときもありました。
でもそのときと今とでは回路が違ってきている可能性もあって何とも言えません。
最終的に確認したのは前回でそのときのＣＫＶのパルス幅は８０ｎｓほどでした。
近いのですけれどねえ。
このパルス幅はＱ＿出力の先の遅延回路の遅延時間に関係してきます。
そこをもう少し遅延させればよいのかもしれません。
しかし本体に手をつけるよりはＣＫＶのパルス幅を狭くするほうが先でありましょう。
ＣＫＶのパルス幅を狭くするということになりますと。
最も直接的に効果があるのはコンデンサ（Ｃ６）の値を小さくすることです（下図）。
Ｃ６は今まで２２ｐＦでした。
ここを１０ｐＦに変えてみました。
すると。
おお。
Ｑ＿出力が安定しました。
このときのＣＫＶの波形です。
確かにパルス幅は狭くなりましたが。
立ち上がりの波形はちょっと気になります。
下は水平時間軸を拡大した画像です。
＋２．５Ｖのあたりでのパルス幅は６０ｎｓほどです。
しかし立ち上がりの勾配や波形は確かにちょっと気になります。
さて。
どうするか。
上のほうで行なった２２ｐＦのときのテストではプルアップ抵抗の値を小さくしてのテストも行ないました。
そこでそれと同じように今回のテストでもプルアップ抵抗の値を変えてみることにしました。
２２ｐＦのときと同じようにＲ５（１ＫΩ）に１ＫΩを並列につないで計算上は５００Ωにしてテストをしてみました。
立ち上がりの波形はよくなりました。
＋２．５Ｖあたりでのパルス幅は４０ｎｓほどです。
波形もきれいになりました。
今度はＲ５（１ＫΩ）に５６０Ωを並列につないでテストをしてみました。
（１×０．５６）／（１＋０．５６）≒０．３６ですから計算上のプルアップ抵抗の値は約３６０Ωです。
パルス幅や立ち上がり波形にわずかの差はあるようですがそれほど大きな差は見られません。
以上のテストの結果から考えるとＣ６＝１０ｐＦ、Ｒ５＝５１０Ωとするのがよいと思います（５００Ωという抵抗は一般的ではありません。５１０Ωか５６０Ωが入手し易い値です）。
ところで。
ここまではＣＫＶについて確認してきました。
ＣＫＧについては上のほうに書きましたように先にテスト回路として試作したバイナリカウンタ回路の中のインバータ回路にＣＫＶを入力する形でテストを行なってきました。
しかしＣＫＧについても最終的には下の回路にしたいと考えています。
今回最初にお見せした回路です。
この回路ではＣＫＧはＴ７（２ＳＡ１０１５）のオープンコレクタ出力になっています。
ＣＫＧのプルダウン抵抗（Ｒ８）は１ＫΩですが、ＣＫＶの波形を検討した結果プルアップ抵抗（Ｒ５）は５１０Ωにすることにしました。
ということからするとこのＲ８についても確認をしておいたほうがよさそうです。
まずはＲ５＝５００ΩのときにＲ８＝１ＫΩのままでＣＫＧの波形を確認してみました。
立ち上がりはよいのですが立ち下がりのほうはかなり緩やかな勾配になっています。
＋２．５Ｖあたりでのパルス幅は６０ｎｓほどですからそれについては問題はないと思えますが…。
Ｒ８も５００Ω（１ＫΩ２本を並列）にしてテストしてみました。
立ち下がりの勾配がわずか改善しました。
やっぱりＲ８もとりあえずは５１０Ωに変更したほうがよいようです。
ほんとうはＣＫＧについてももう少し進んでテストができるとよいのですが。
バイナリカウンタ回路にこの波形のままＣＫＧとして接続してもよいのかどうかについて今まで作った試作回路に接続して確認しようとすると試作回路に手を入れなくてはなりません。
今はそこまでやっているだけの時間がありません。
実は。
［第４２２回］〜［４３１回］で書きましたプリント基板のほかに今回の回路を含めてまだ何枚かの基板を作図してすでに基板の製作を発注済です。
そのあたりのことについても順次書いていくつもりです。
ですので。
今回のＣＫＧについてもプリント基板ができてきたらそれを使ってあらためて動作の確認をしてみるつもりです。
トランジスタでＣＰＵをつくろう！［第４３３回］
２０２４．３．１８ｕｐｌｏａｄ
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