組み立てキットを使って自作に挑戦！
［第４０６回］
●ＫＬ５Ｃ８０Ａ１２の怪（５）
前回で一応は渋々ながら一件落着したのですが何か心の奥ではくすぶっているものがあるようで。
念のためにウラを取っておくことにしました。
前回までのところでＩＮＴはＲＡＭがセレクトされていてＭ１が発行されているときというのが条件ですということを書いてきました。
そのはずなのですけれど念のためにそこのウラを取っておこうというわけです。
で。
ロジアナで今までデータラインにしていたところから２本外してＲＯＭ＿／ＲＡＭセレクト信号とＭ１信号を観測することにしました。
ＰＲＯＢＥ０２がＲＯＭ＿／ＲＡＭ信号です。
［第４０２回］の回路図で７４ＨＣ７４のｐｉｎ１に入っている信号です。
この信号がＬのとき（つまりＲＯＭがセレクトされているとき）７４ＨＣ７４の出力はクリアされるのでＱ＿出力（ＩＮＴ）はＨになります。
ＰＲＯＢＥ０３は直接Ｍ１につなぐとよいのですがちょっと信号が取りにくいところにあるのでこれも７４ＨＣ７４のｐｉｎ３につないでいます。
ここにはＭ１とＣＬＫのＡＮＤが入っています。
Ｍ１＿とＣＬＫがともにＬのときにここがＬになります。
ｐｉｎ３は７４ＨＣ７４のＣＬＫ入力でＣＬＫが↑のとき出力がラッチされます。
ＮＤ８０Ｚ３．５ではＭ１＿をインバートして入れていますがＮＤ８０ＫＬの場合はＡＭ１８８と回路を兼用するためにこの回路にしています。
ＰＲＯＢＥ０３に幅のせまいパルスが入っているときがＭ１＿がＬのときです。
こうしてみるとＩＮＴは確かにＭ１＿がＬになったときに出力されています。
ところで。
それで確認したかったことは確認できたのですがおかしなことに気がついてしまいました。
なんとＥＤ ４Ｄ（ＲＥＴＩ）が２度ＲＤされています。
これはおかしい。
しかも最初のＲＥＴＩはＭ１＿が出力されていますが続くＥＤ ４ＤはＭ１＿がありません。
どうも命令コードではなくてデータとして読んでいるようです。
なんじゃこれは？
もう少しはっきり確認するために［第４０４回］のロジアナ出力図にＥＤ ４Ｄを書き加えてみました。
やっぱり２度読みをしていますねえ。
ここが異常動作に関係しているのかと思ったのでプログラム修正後の（正常動作する）ＲＯＭでも確かめてみました。
今回はそこのところが分かればよいのでアドレスラインはつないでいません。
やっぱり同じでした。
うむむむむ。
今頃になってですけれどＫＬ５Ｃ８０Ａ１２はちょいと怪しいＣＰＵなのかなあと思ってしまいます。
パソコンをつくろう！［第４０６回］
２０２６．２．２６ｕｐｌｏａｄ
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