トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆
見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆
［第４２９回］
●オープンコレクタ（４）
トランジスタ版２入力オープンコレクタＮＡＮＤ回路の出力波形に現れた「切れ込み」の原因を追求する過程で、前回は気が付かなかった新たな現象を確認しました。
下は前回お見せした出力波形の画像です。
この波形は下の回路図でＡに１ＭＨｚのクロックを入力しＢには２ＭＨｚのクロックを入力したときの波形です。
ひょっとしてと思って、でもまさかねえと思いながら念のためにＡには２ＭＨｚのクロックを入力しＢには１ＭＨｚのクロックを入力してみました。
その結果が下の波形です。
「切れ込み」が深くなりました。
どちらの接続でも同じように思えるのですが。
よくわかりません。
接続によって出力の状態に差が出るようです。
どうして差が出るのかはよくわかりませんが、とにかく出力に「切れ込み」が発生する理由としてはトランジスタ出力の遅延が関係していることが考えられます。
理解し易いのはＡに２ＭＨｚ、Ｂに１ＭＨｚを入力した場合です。
問題の波形が発生するタイミングはＡの２ＭＨｚクロックがＨからＬになるのとほとんど同時にＢの１ＭＨｚクロックがＬからＨに立ち上がったときです。
Ｂのトランジスタは１０ｎｓほどでＯＮになります（［第４２６回］参照）。
あっと。
念には念を入れておいたほうがよいでしょう。
それはプルアップ抵抗が１ＫΩのときの値でした。
ひょっとするとＡのトランジスタの状態によって数値が変わるかもしれません。
今回の条件では直前のＡのトランジスタはＯＮのはずですからＢのトランジスタのコレクタには１ＫΩが直接つながっていると考えてもよいとは思いますが。
念のためです。
下の回路図の１ＫΩを１ＭΩにしてテストをしてみました。
これならほとんどハイインピーダンス状態です。
まずは出力の立ち上がり波形を見てみました。
上側（ＣＨ１）が入力クロック（約２ＫＨｚ）です。
下側（ＣＨ２）が立ち上がり部分の出力波形です。
さすがにプルアップ抵抗が１ＭΩでは１／２Ｖｃｃ付近で２０μｓほど遅延しています。
水平時間軸を拡大しました。
ちょうど２０μｓの遅延です。
それでは立ち下がりのほうはといいますと。
おお。
立ち下がりはプルアップ抵抗の値にほとんど関係なく１０ｎｓていどです。
それはそうだと素直に納得できます。
そこまで確認ができましたから説明に戻ります。
ですからおよそ１０ｎｓ後にはＡのトランジスタのエミッタはＢのトランジスタを介してＧＮＤにつながっていると考えられます。
その直前（１０ｎｓ前）にＡの入力クロックはＨからＬになっています。
するとＡ入力側のトランジスタはＯＦＦとなって出力はハイインピーダンス（Ｈ）になるはずなのですが。
ここで思い出してみてください。
トランジスタのオープンコレクタ回路はＯＮ（出力はＬ）からＯＦＦ（出力はＨ）になるときに遅延するのでした。
今回のテスト回路では出力側につけたプルアップ抵抗は１ＫΩで、前回のテストではその遅延時間は２５ｎｓほどでした。
その間ＡトランジスタはＯＮ状態になっていると考えられるのですがＡトランジスタの下にはＢトランジスタがあります。
こちらはずっと入力がＬなのでＢトランジスタはＯＦＦになっています。
Ａ入力がＨからＬに変化したわずか後（１０ｎｓ）にＢ入力がＬからＨになってそこでＢトランジスタがＯＮになります。
このときはＡトランジスタの出力は遅延しているためまだＯＮ状態だと考えられます。
するとその出力は一旦はＬになってそれから遅延しながらＨになっていくと考えられます。
下はＡ入力クロックがＨからＬに変化するときにＡトランジスタの出力がＬ→Ｈになっていく様子を確認した画像です。
今まで考えてきたことからすれば出力の立ち下がりは入力パルスの立ち下がりから１０ｎｓ後だと思えるのですがこの画像では２０ｎｓ後のように見えます。
それがなぜだかよくわかりませんが、トランジスタが上下に２段重ねになっていることが何か関係しているのかもしれません。
そういえば。
念のために前回お見せした切れ込みが浅い出力波形のほうも水平時間軸を拡大して確認してみたのですが。
こちらのほうは１０ｎｓほどの遅れで立ち下がっているように見えます。
その代わりに切れ込みが浅いところがさきほどの波形と異なっています。
なぜでしょうかねえ。
よくわかりません。
そんなことよりも。
そもそもこんな切れ込みがあって大丈夫なのかということなのですが。
ええ。
最初は私も「これじゃあとても使えんぞ」と思いました。
しかしよく考えてみますと。
これはテストのためにバイナリカウンタの出力パルスをクロック入力にしたことがそもそもの原因です。
オープンコレクタでなくてもバイナリカウンタの多段出力をＮＡＮＤで受ければ出力にヒゲが発生したりするのは当たり前だといえましょう。
実際のＣＰＵロジック回路ではカウンタ出力を受けるような特殊なところ以外ではこんな「危険な」回路にしたりはしません。
大抵はＷＲとかＲＤとかあるいは何かのストローブパルスで「安全な」信号のタイミングでゲートをして取り出します。
そういうことからすればそのあたりのことをよく考えて使うようにすれば問題はないのではないかと思います。
トランジスタでＣＰＵをつくろう！［第４２９回］
２０２４．３．１１ｕｐｌｏａｄ
前へ
次へ
ホームページトップへ戻る