トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
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見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
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［第３９８回］
●４ＭＨｚでＡＤＤ、ＳＵＢが正しく実行されません
前回でやっと回路図の説明が終りました。
これで４ＭＨｚクロックにしたことでその後にみつかった問題について書くことができます。
今回のタイトルについての問題です。
もちろんこの問題も今は解決済みです。
解決済みですけれど、過去に戻って私自身の備忘録を兼ねて書いています。
４ＭＨｚにクロックアップしたところＪＭＰ命令で暴走してしまうという問題は［第３９０回］で解決したつもりだったのですが。
念のために何回かテストをしているうちにどうもＡＤＤやＳＵＢの計算結果がおかしいことに気が付きました。
ＡＬＵ回路がおかしい？
いや、それも変な話です。
試しにＣＰＵクロックを１ＭＨｚにしてみると正しく計算されます。
２ＭＨｚにしても正しい結果が出ます。
どういうわけかＣＰＵクロックを４ＭＨｚにすると正しく計算してくれません。
間違った計算結果になってしまいます。
４ＭＨｚのときにＡＬＵ回路で何かがおきているようです。
こういうときはカメレオンロジアナの出番です。
［第２５９回］で使ったテストプログラムＭＣ４Ｔ２Ｂ．ＴＸＴを実行してロジアナでＡＬＵ回路の出力波形を観測してみました。
ＰＲＯＢＥ００はＭＣＬＫです。
ＰＲＯＢＥ０１〜ＰＲＯＢＥ０４はＡＬＵ回路からの出力（Ｘ０〜Ｘ３）です。
ＰＲＯＢＥ０５はＡＬＵ回路からの出力値をＡＬＵｌａｔｃｈ回路にラッチするための信号ＡＬＵＷＲＨです。
ＡＬＵ回路の回路図は［第３９６回］で説明しています。
ロジアナの波形を見ますとＡＬＵ回路からの出力がかなり乱れています。
なんじゃこりゃあ？
さてはノイズか？
いや、それにしては乱れ方が激しすぎます。
Ａレジスタの値が３でＢレジスタの値が５でＡＤＤ Ａ，Ｂを実行していますから計算結果は８です。
ＡＬＵ回路からの出力はＰＲＯＢＥ０１〜ＰＲＯＢＥ０４に出ています。
その出力が０、０、０、１になって安定するのはＭＣＬＫが立ち下がってから３００ｎｓ近く経ってからです。
うーん。
ちょっと遅いのでは？
ＰＲＯＢＥ０５のＡＬＵラッチ信号はＡＬＵ回路からの出力が安定するより前にＬになってしまっています。
ＡＬＵＷＲＨがＨからＬになるとき（同時にＡＬＵＷＲＬがＬからＨになるとき）にＡＬＵ回路からの出力データがラッチされます。
うむむ。
これじゃあ計算結果が正しくなくても当たり前です。
しかし。
ＣＰＵクロックが２ＭＨｚや１ＭＨｚのときには正しい結果になったはず。
ＣＰＵクロックが２ＭＨｚ、１ＭＨｚのときについても同じテストを実行してロジアナで確認してみました。
こちらはＣＰＵクロック２ＭＨｚでの観測結果です。
あれ？
ＡＬＵ回路からの出力はやっぱり乱れていますねえ？
でもどうして計算結果が正しい？
そうか。
２ＭＨｚではＰＲＯＢＥ０５のＡＬＵＷＲＨがＨからＬになるのはＡＬＵ回路からの出力データが安定してから２００ｎｓも経ってからです。
それで２ＭＨｚでは正しい結果が得られているようです。
ということになると当然１ＭＨｚでも？
こちらはＣＰＵクロック１ＭＨｚでの観測結果です。
ＡＬＵ回路からの出力はやっぱり同じように乱れています。
ＣＰＵクロック１ＭＨｚではＰＲＯＢＥ０５のＡＬＵＷＲＨ信号はさらに出力されるのが遅くなるため信号が立ち下がるところはこの画面では見えませんが、当然ＡＬＵ回路からの出力データが安定してからかなり経ってからラッチされることは間違いないでしょう。
さて。
ロジアナでの観測の結果次のことがわかりました。
なぜかＡＬＵ回路からの出力が大きく乱れて、それが安定するのはＭＣＬＫが立ち下がってから約３００ｎｓ後です。
ＣＰＵクロックが４ＭＨｚのときはＡＬＵ回路からの出力がラッチされるのはＭＣＬＫが立ち下がってから約２５０ｎｓ後なので正しい計算結果はラッチされません。
そういうことだったのですが。
うーん。
困りました。
４ＭＨｚでこの問題をクリアするには、なんとかＡＬＵ回路からの出力データの乱れを無くさなくてはなりません。
いえ。
たまたま１ＭＨｚや２ＭＨｚでは値がラッチされるまでに安定しているために今までこの現象に気が付かなかっただけで、このおかしな乱れはＣＰＵクロックが４ＭＨｚではなくてもなんとかしておかなければなりません。
うむむ。
とんでもない問題にぶち当たってしまいました。
とても金麦で乾杯して喜んでいる場合ではありませんでした。
もう気分は一転して今年の８月の空そのもの、それはそれはｇｌｏｏｍｙでありました。
トランジスタでＣＰＵをつくろう！［第３９８回］
２０２１．９．７ｕｐｌｏａｄ
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