トランジスタで８０８０をつくってしまおうというまさにびっくり仰天、狂気のプロジェクトです！
☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆
見事にできましたら、もちろんＴＫ−８０モニタを乗せて、それからＢＡＳＩＣ、ＣＰ／Ｍを走らせましょう！
☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆☆
［第３５４回］
●ＭＹＣＰＵ８０ＴＲ ＣＰＬＤロジアナで波形を確認する
測定する信号が１つか２つの場合でしたらオシロスコープが便利なのですが３つ以上の信号を同時に観測するとなると２現象オシロではなんともなりません。
そういうことになるとここはやっぱりロジアナの出番です。
ＣＰＬＤロジアナの写真です。
ＣＰＬＤロジアナについては「ＣＰＬＤ入門！」［第１１４回］を書いたのが最後になっています。
２０１９年１０月の記事ですから１年半も前に書いたきりになっています。
その後何もしていなかったわけではありません。
時間の空きをみつけては少しずつさわってきました。
ハードウェアについては上の写真のものが最後です。
改良のためにジャンパ線が１本追加になりましたが、これがとりあえずの最新版です。
問題はソフトウェアのほうです。
特にＷｉｎｄｏｗｓ側のソフトがホネでした。
今までＷｉｎｄｏｗｓ側のプログラムはＣ＋＋を使って作ってきました。
ＭＳＤＯＳプロンプト（ＤＯＳ窓）で実行するＣＵＩ（Ｃｈａｒａｃｔｅｒ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）です。
しかし波形表示のためにはグラフィック表示が必要です。
ということになるとＧＵＩ（Ｇｒａｐｈｉｃａｌ Ｕｓｅｒ Ｉｎｔｅｒｆａｃｅ）に手を染めなければなりません。
でもＣＰＬＤ側との通信はＮＤ８０Ｚ３．５などのようにＰＩＣ１８Ｆ１４Ｋ５０を使う方式ですから、その部分は今まで通りのＣＵＩプログラムです。
そこを離れるわけにはいきません。
結局のところＣＵＩプログラムを内蔵したＧＵＩプログラムということになりました。
ＧＵＩ部分はＷＩＮＡＰＩを使わざるを得ませんでしたが全体としては使い慣れたＢｏｒｌａｎｄ Ｃ＋＋でなんとか組み上げることができました。
まだもう少しなんとかしたいところもありますが、だいたい実用になるところまでできたと思います。
このＣＰＬＤロジアナも近日中に発売開始予定です。
前回作成した７４ＨＣ７４を使ったマシンクロックテスト基板にクロック発生回路基板を接続してＣＰＬＤロジアナで測定中の写真です。
ＣＰＬＤロジアナはＷｉｎｄｏｗｓパソコンとＵＳＢで接続して使います。
Ｗｉｎｄｏｗｓ側に表示された画面です。
とりあえずサンプリング周波数は５ＭＨｚで測定してみました。
データはうまく取れているようですがやっぱりテスト回路のクロック周波数が高いため５ＭＨｚではパルス幅が均一にはなりません。
サンプリング周波数は最高２０ＭＨｚです。
今考えているＭＹＣＰＵ８０ＴＲのＣＰＵクロック（マシンクロック）は１ＭＨｚか２ＭＨｚの予定ですしＮＤ８０Ｚ３．５のＣＰＵクロックでも６ＭＨｚですからサンプリング周波数が２０ＭＨｚならばなんとか実用になるでしょう。
サンプリング周波数を１０ＭＨｚにしてみることにしました。
１０ＭＨｚでの測定結果です。
ＰＲＯＢＥ０はＣＬＲ（リセット信号）でその立ち上がりで測定を開始します。
ＣＬＲ信号にはテストとしてクロック発生回路基板から１２８ＫＨｚを入力しました。
ＰＲＯＢＥ１にはＣＰＵクロックとして２ＭＨｚを入力しました。
この信号を２分周したものがマシンクロックになります。
ＰＲＯＢＥ２が７４ＨＣ７４から出力されたＴ０信号です（これが思い違いであることが後でわかりました）。
ＰＲＯＢＥ３がＴ１信号でＰＲＯＢＥ４がＴ２信号、ＰＲＯＢＥ５がＴ３信号です。
いずれも０．５μＳのパルス幅で順に出力されています。
これならＭＹＣＰＵ８０ＴＲのマシンクロック信号として使えると思います。
なおＣＰＬＤロジアナのチャンネル数は８チャンネルです。
できれば１６チャンネルにしたかったのですがそうするとＲＡＭも特殊なものを使うことになりますしコストがうんと違ってきます。
ＣＰＬＤも現在のものでは力不足です。
結局８チャンネルに落ち着きました。
ＣＰＵ回路のバスラインやアドレスラインの測定には８チャンネルではちょっと機能的に不足するところもありますが手軽に使える入門用のツールとしてはよろしいのではないでしょうか。
最高サンプリング周波数の２０ＭＨｚで測定してみました。
サンプリング周波数を２０ＭＨｚにすると隣り合うＴクロックに少し重なりが見えます。
前段の出力の遅れが見えているものですが、ここに遅れがまったくなければ、この回路は成り立ちません。
もっとも出力の遅れは立ち下りだけではなくて立ち上がりにもあるはずで見かけ上は立ち下りの遅れのほうが大きいように見えますが本当のところがどうなのかはもっと高いサンプリング周波数でなければわかりません。
いずれにせよクロックの立ち下りの時に前段の出力パルスの状態をラッチすることで結果としてシフトレジスタとして動作しますから、そのためにはクロックに対して前段の出力の遅れがわずかでもあることがこの回路では必要です。
そのように遅れはあるもののＴ０からＴ３の出力がクロック（ＰＲＯＢＥ１）の立下りに同期していて、かつそこからの遅れも均一のようですし、この回路を考えたそもそもの目的の「ヒゲの除去」ということについてはこれは十分に使える回路だと思います。
ところが。
それはそれでよかったのですけれど、うっかりしていてまだこのままでは回路としては不足している重大なオチがあることに気が付きました。
そのオチについては次回で説明をすることにいたします。
トランジスタでＣＰＵをつくろう！［第３５４回］
２０２１．５．２３ｕｐｌｏａｄ
前へ
次へ
ホームページトップへ戻る