ＴＴＬでＣＰＵを作ろう！

~~標準ＴＴＬ~~だけ（！）でCPUをつくろう！（組立てキットです！）
(ホントは７４ＨＣ、ＣＭＯＳなんだけど…）
［第５０３回］

●ＰＩＣ１８Ｆ２５５０テスト回路図です

前回は時間がなくなってしまいましたので、回路図をお見せすることができませんでした。
回路図と言いましてもたったこれだけの簡単なものです。

［第４８６回］で使った回路に、ＭＣＬＲのプルアップ抵抗と、４ＭＨｚクリスタルを追加しただけです。

●ＣＰＵクロックを変更してテストしてみました（３２ＭＨｚ）

前回はＣＰＵクロックを４８ＭＨｚに設定して動作テストを行いました。
前回（［第５０２回］）説明しましたようにＰＩＣ１８Ｆ２５５０は、ＰＬＬ回路を使う場合は、ＵＳＢを使う、使わないにかかわらず、ＣＯＮＦＩＧの設定によって、１６、２４、３２、４８ＭＨｚのいずれかのＣＰＵクロックを選択することになります。
なおこの場合には外部から供給するクロックか、または外付けクリスタルの値は、４、８、１２、１６、２０、２４ＭＨｚに限られます。
また外部から供給する場合に限って４８ＭＨｚも与えることができます。
参考までに、前回テストした４８ＭＨｚ以外のクロックも設定してテストをしてみました。

まず最初は３２ＭＨｚです。
前回のプログラムから変更するのは、ＣＯＮＦＩＧの部分だけですから、その部分だけをお見せすることにいたします。
いまのところ簡単な動作テストをするだけで、まだＵＳＢは使いませんから、ＵＳＢのためのクロックの設定はなくても構いません。
そこで前回のプログラムのＣＯＮＦＩＧの設定からＵＳＢＤＩＶ＝２は外しました（ＵＳＢを使わないなら、この設定はあっても無くても動作に変わりはありません）。

;
	CONFIG PLLDIV=1,CPUDIV=OSC2_PLL3,FOSC = XTPLL_XT,WDT=OFF,LVP=OFF          
;

なお、ＵＳＢを使わないのですから、ＦＯＳＣ＝ＸＴＰＬＬにしてもよいはずではないか、と思うのですが、ＦＯＳＣ＝ＸＴＰＬＬにすると、アセンブルエラーが表示されてしまいます。
ＵＳＢは使わないけれども、ＵＳＢでＸＴを使う、という設定部分を外すことはできません（後ろの＿ＸＴがその部分です）。

ＣＰＵクロックを変更するために、書き換えたのは、ＣＰＵＤＩＶです。
前回は、ＣＰＵＤＩＶ＝ＯＳＣ１＿ＯＳＣ２でした。この設定ではＰＬＬ回路から出力される９６ＭＨｚの１／２の４８ＭＨｚがＣＰＵクロックになります。
前回もお見せしましたが、Ｐ１８ｆ２５５０．ｉｎｃのその設定に関する部分を参考までに下に再掲いたします。

;   CPU System Clock Postscaler:
;     CPUDIV = OSC1_PLL2   [OSC1/OSC2 Src: /1][96 MHz PLL Src: /2]
;     CPUDIV = OSC2_PLL3   [OSC1/OSC2 Src: /2][96 MHz PLL Src: /3]
;     CPUDIV = OSC3_PLL4   [OSC1/OSC2 Src: /3][96 MHz PLL Src: /4]
;     CPUDIV = OSC4_PLL6   [OSC1/OSC2 Src: /4][96 MHz PLL Src: /6]

今回は、そこをＣＰＵＤＩＶ＝ＯＳＣ２＿ＯＳＣ３にしましたから、９６ＭＨｚ／３＝３２ＭＨｚがＣＰＵクロックになります。

下はそのように変更したテストプログラムを実行中のＲＡ０（ＰＯＲＴＡのビット０）からの出力波形です。

前回も説明しましたが、ＰＩＣ１８Ｆ２５５０は、ＣＰＵクロックの４クロック分が、命令の１マシンクロックになります。
ＰＩＣの命令は１または２マシンクロックで実行されます。
今回はＣＰＵクロックが３２ＭＨｚになったはずですから、１ＣＰＵクロックは１／３２μｓｅｃです。
１マシンクロックはその４倍ですから１／８μｓｅｃです。
今回のプログラムでは、ＲＡ０の出力は３マシンクロックごとに１と０が交互に反転して出力されます。
するとＨまたはＬの期間は、３／８＝０．３７５μｓｅｃになります。
３７５ｎｓｅｃです。
計算通りの出力結果になっています。

●ＣＰＵクロックを変更してテストしてみました（２４ＭＨｚ）

同様にして、今度は、ＣＯＮＦＩＧのＣＰＵＤＩＶの設定を、ＣＰＵＤＩＶ＝ＯＳＣ３＿ＯＳＣ４に変更しました。

;
	CONFIG PLLDIV=1,CPUDIV=OSC3_PLL4,FOSC = XTPLL_XT,WDT=OFF,LVP=OFF          
;

９６ＭＨｚ／４＝２４ＭＨｚがＣＰＵクロックになります。

下はそのように変更したテストプログラムを実行中のＲＡ０（ＰＯＲＴＡのビット０）からの出力波形です。

今回はＣＰＵクロックが２４ＭＨｚになったはずですから、１ＣＰＵクロックは１／２４μｓｅｃです。
１マシンクロックはその４倍ですから１／６μｓｅｃです。
ＲＡ０の出力は３マシンクロックごとに１と０が交互に反転して出力されますから、ＨまたはＬの期間は、３／６＝０．５μｓｅｃになります。
今回も計算通りの出力結果になりました。

●ＣＰＵクロックを変更してテストしてみました（１６ＭＨｚ）

今度は、ＣＰＵＤＩＶ＝ＯＳＣ４＿ＯＳＣ６に変更しました。

;
	CONFIG PLLDIV=1,CPUDIV=OSC4_PLL6,FOSC = XTPLL_XT,WDT=OFF,LVP=OFF          
;

９６ＭＨｚ／６＝１６ＭＨｚがＣＰＵクロックになります。

下はそのように変更したテストプログラムを実行中のＲＡ０（ＰＯＲＴＡのビット０）からの出力波形です。

ＣＰＵクロックは１６ＭＨｚになったはずですから、１ＣＰＵクロックは１／１６μｓｅｃです。
１マシンクロックはその４倍ですから１／４μｓｅｃです。
ＲＡ０の出力は３マシンクロックごとに１と０が交互に反転して出力されますから、ＨまたはＬの期間は、３／４＝０．７５μｓｅｃになります。
今回も計算通りの出力結果になりました。
２０１０．５．２０ｕｐｌｏａｄ

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