ＶＨＤＬを速習！ ＸＣ９５１４４ＸＬ＋１６ＭＢ・ＳＩＭＭを使ってＵＳＢプロトコルアナライザを作ってしまいました！
主目的は差し迫った事情からＵＳＢプロトコルの解析をすることだったのですが、その手段として選んだのがコレ！
［第８３回］
●Ｘｉｌｉｎｘ ＩＳＥ Ｄｅｓｉｇｎ Ｓｕｉｔｅ を使う（２）
前回はＩＳＥ Ｄｅｓｉｇｎ Ｓｕｉｔｅで新しいプロジェクト、新しいＶＨＤＬソースファイルを作成するところまでをざっと説明しました。
作成途中のＶＨＤＬは上書き保存するか新しいファイル名をつけて保存します。
次回ＩＳＥ Ｄｅｓｉｇｎ Ｓｕｉｔｅを起動すると、前回のプロジェクトが選択されていますから、それでよければそのままソースファイルを開いて編集作業の続きを行ないます。
全く別のプロジェクトを開いて別のソースファイルの編集作業を行なうこともできます。
以前に作業した別のプロジェクトを開くには、左上のＦｉｌｅをクリックしてＯｐｅｎ Ｐｒｏｊｅｃｔ．．．を選択します。
フォルダツリーの中から目的のプロジェクトがあるフォルダを選択します。
拡張子がｘｉｓｅのファイルがプロジェクトファイルです。
そのファイルを選択して［開く］をクリックします。
目的のプロジェクトが開きます。
今度は上のツールバーの左から２番目にある「フォルダを開くアイコン」をクリックします。
さきほどと同じフォルダが開きますが、今度は沢山の種類のファイルが表示されます。
拡張子がｖｈｄのファイルがＶＨＤＬソースファイルです。
そのファイルを選択して［開く］をクリックします。
ＶＨＤＬソースファイルが開きます。
この状態で普通のドキュメントの作成と全く同じ感覚で編集作成作業を行なうことができます。
ＶＨＤＬソースファイルが完成したら、いよいよ実装過程です。
ＶＨＤＬソースファイルから実際にＣＰＬＤやＦＰＧＡに書き込むためのファイルを生成する工程です。
論理合成とかと言うようです。
コンパイルのようなものでしょう。
左側中ほどの緑の右向き三角アイコンをクリックします。
ＰＩＣのＭＰＬＡＢ ＩＤＥなどと同じで一度実行済みのソースファイルはそのままでは二度と実行してくれません。
少しでも書き換えれば（コメント行を追加、書き換えするだけでも）再実行してくれます。
プロセスの実行中です。
無事完了するとこーんな仰々しいレポートが表示されます。
たいてい沢山のＷＡＲＮＩＮＧが表示されます。
論理の組み立て方によっては意図しないラッチが生成されてしまうことがあって、それに対する警告が多いようです。
意図して書いた場合でも警告が出てしまいます。
回路によってはラッチ動作ではまずい場合も出てきますから警告は面倒でも全部確認すべきでしょう。
ＷＡＲＮＩＮＧは警告ですから、目的ファイルの生成は行なわれます。
何か問題がある場合にはエラーメッセージが表示されます。
Ｅｒｒｏｒタブをクリックして何も表示されなければエラーはありません。
しかし特に慣れないうちはそれこそ山ほどエラーが表示されてしまいます。
たいていはちょっと落ち着いて考えてみれば理由が納得できるエラーメッセージですが、中には意味不明のエラーメッセージが出ることがあって考えさせられてしまいます。
目的ファイルが無事生成されると、山のようなファイルが作成されています。
ＣＰＬＤの場合には拡張子がｊｅｄのファイルが書き込みに使うファイルです。
ＣＰＬＤ＋ＳＩＭＭを使ってＵＳＢプロトコルの解析を！［第８３回］
２０１４．７．１６ｕｐｌｏａｄ
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