２０１９．６．３
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［新連載］ＣＰＬＤ入門！
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いつか使うことになるだろうと思ってはいたのですが。
何を今頃になって、というようなものですが。
ようやく本気で、ＣＰＬＤと四つに取り組みます。
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［第５６回］


●垂直同期信号

垂直同期信号もＶＧＡＩＦとＣＲＴＩＦとでは規格が異なっています。
まずはＶＧＡＩＦ用のＶＨＤＬプログラムです。
ｃｎｔｒ３は垂直ブランキング信号と垂直同期信号を生成するための９ビットのカウンタです。

--cntr3
process(hblnkwk)
begin
                if hblnkwk'event and hblnkwk = '1' then
                cntr3 <= cntr3 +"000000001";
      end if;           
                if cntr3="111000001" then --(1)
                cntr3<="000000000";
                end if;
end process;
ｃｎｔｒ３はｈｂｌｎｋｗｋが’０’から’１’になるタイミングでカウントアップします。
そしてｃｎｔｒ３は１１１０００００１（１Ｃ１Ｈ）のときに０００００００００になります。
これによってブランキング期間と表示期間を合わせた垂直４４９ラインの期間（４４９＝１Ｃ１Ｈ）を作り出しています。

この部分をＣＲＴＩＦ用に変更します。
ここも変更するのは（１）の行のみです。

--cntr3
process(hblnkwk)
begin
                if hblnkwk'event and hblnkwk = '1' then
                cntr3 <= cntr3 +"000000001";
      end if;           
                if cntr3(8)='1' then --(1)
                cntr3<="000000000";
                end if;
end process;
ＣＲＴＩＦの場合には、ｃｎｔｒ３はビット８が’１’（つまり１００００００００）のときに０００００００００になります。
これによってブランキング期間と表示期間を合わせた垂直２５６ラインの期間（２５６＝１００Ｈ）を作り出しています。

次は垂直ブランキング期間と垂直同期信号です。

-- vblnk,vsync
process(cntr3)
begin
--vblnkwk               
                if cntr3(8)='0' then 
                        vblnkwk<='1';
                elsif cntr3(8 downto 4)="11001" then
                        vblnkwk<='0';
                end if;
--vsyncwk               
                if cntr3="110011100" then
                        vsyncwk<='0';
                elsif cntr3="110011110" then
                        vsyncwk<='1';
                end if;
end process;
ｖｂｌｎｋｗｋは垂直表示期間と垂直ブランキング期間を決定する信号です。
’１’の期間は表示期間です。
’０’の期間はブランキング期間です。
表示期間は４００ライン（１９０Ｈ）ですからその期間を’１’にします。

ｖｓｙｎｋｗｋは垂直同期信号です。
ｃｎｔｒ３が１９０Ｈでブランキング期間になったあと、垂直同期パルスまでがフロントポーチ（１２ライン）で、そのあとが垂直同期パルス（２ライン）で残りがバックポーチ（３５ライン）です。
ｖｓｙｎｋｗｋはｃｎｔｒ３が１９ＣＨのときに’０’になります。
そして１９ＥＨのときに’１’になります。

ところでここではｖｂｌｎｋｗｋとｖｓｙｎｃｗｋを１つのＰＲＯＣＥＳＳ文のなかで記述していますが、特に問題は発生していません。
ま、しかし、ｈｂｌｎｋｗｋ２のようなことを経験した以上、ここも別々に記述するようにしたほうが安全かもしれません。
とりあえずはしばらくこのままで様子を見ることにします。

さて。
それで、この部分をＣＲＴＩＦ用に変更します。

-- vblnk,vsync
process(cntr3)
begin
--vblnkwk               
                if cntr3(7)='0' then 
                        vblnkwk<='1';
                elsif cntr3(7 downto 3)="11001" then
                        vblnkwk<='0';
                end if;
--vsyncwk               
                if cntr3(7 downto 3)="11011" then
                        vsyncwk<='0';
                elsif cntr3(7 downto 4)="1110" then
                        vsyncwk<='1';
                end if;
end process;
ｖｂｌｎｋｗｋは垂直表示期間と垂直ブランキング期間を決定する信号です。
ＣＲＴＩＦの場合、表示期間は２００ライン（Ｃ８Ｈ）ですからその期間を’１’にします。

ｖｓｙｎｋｗｋは垂直同期信号です。
ｃｎｔｒ３がＣ８Ｈでブランキング期間になったあと、垂直同期パルスまでがフロントポーチ（１６ライン）で、そのあとが垂直同期パルス（８ライン）で残りがバックポーチ（３２ライン）です。
ｖｓｙｎｋｗｋはｃｎｔｒ３がＤ８Ｈのときに’０’になります。
そしてＥ０Ｈのときに’１’になります。

●ＶＲＡＭアドレスのための補正回路

垂直表示に関してはもう１箇所変更するところがあります。
ＶＧＡＩＦでは垂直表示期間は４００ラインです。
これに対してＣＲＴＩＦでは２００ラインです。
両方とも表示文字数に注目すると、どちらも２５行の表示です。
つまりＶＧＡＩＦでは垂直方向１文字を１６ラインで表示するのに対してＣＲＴＩＦでは８ラインで１文字を表示します。
なおキャラクタジェネレータの文字パターンは縦方向は８ドットなので、ＶＧＡＩＦでは連続する偶数奇数の２ラインは同じキャラジェネパターンを出力することになります。

下はｃｎｔｒ２とｃｎｔｒ３の出力からＲＡＭアドレス信号とＲＯＭアドレス信号を生成する部分のＶＧＡＩＦ用のＶＨＤＬプログラムです。
（１）の行が１６ラインごとにＶＲＡＭのアドレスを更新する部分です。

--ramadrs
process(cntr2,cntr3,vblnkwk)
begin
                if vblnkwk='0' then
                        ramadrswk<="0000000";   
                        ramadrswk0<="0000000";
                elsif cntr3(3 downto 0)="1111" and hblnkwk = '0' then --(1)
                ramadrswk0 <= ramadrswk;
                elsif cntr2="1010000" and cntr1(0)='1' then
                ramadrswk <= ramadrswk0;
                elsif cntr2(3)'event and cntr2(3)='0' and hblnkwk='1' then
                        ramadrswk<=ramadrswk+"0000001"; 
                end if;                   
end process;
ここでは２つの７ビットレジスタｒａｍａｄｒｓｗｋ、ｒａｍａｄｒｓｗｋ０を使ってＶＲＡＭアドレスをカウントアップし、出力しています。
何をやっているのか理解しにくいところです。
この部分については[第５１回]で説明をしていますので参照願います。

ここでもｒａｍａｄｒｓｗｋとｒａｍａｄｒｓｗｋ０という２つの信号を１つのＰＲＯＣＥＳＳ文のなかで記述しています。
うーん。
ここを別々のＰＲＯＣＥＳＳ文にするのはちょっとむつかしい気がします。
ま、ここも今のところ特に問題は出ていないようですので、このままで様子を見ることにいたします。

それで。
この部分をＣＲＴＩＦ用に変更します。
変更するのは上の（１）の行だけです。

--ramadrs
process(cntr2,cntr3,vblnkwk)
begin
                if vblnkwk='0' then
                        ramadrswk<="0000000";   
                        ramadrswk0<="0000000";
                elsif cntr3(2 downto 0)="111" and hblnkwk = '0' then --(1)
                ramadrswk0 <= ramadrswk;
                elsif cntr2="1010000" and cntr1(0)='1' then
                ramadrswk <= ramadrswk0;
                elsif cntr2(3)'event and cntr2(3)='0' and hblnkwk='1' then
                        ramadrswk<=ramadrswk+"0000001"; 
                end if;                   
end process;
ＶＧＡＩＦは１６ラインごとにＶＲＡＭのアドレスを更新しますがＣＲＴＩＦでは８ラインごとに更新します。

●映像信号出力回路

最後のところです。
ＶＧＡＩＦでは映像信号と水平同期信号と垂直同期信号は別々に出力します。
このインターフェース回路の場合、赤、緑、青の映像出力信号はそれぞれ別の信号出力端子に出力しますが、それは同じ映像信号です。
映像信号はキャラジェネＲＯＭから出力される水平方向の８ビットのビットパターンをシフトレジスタで受けて、それをビットクロックに合わせてパラレルからシリアルに変換して出力します。
キャラジェネＲＯＭをスキャンするためのアドレス信号（下位３ビット）もここで出力しています。

        rgbout<=sftrgstr(7) and hblnkwk2 and vblnkwk and vactive;
        RGB_ROUT<=rgbout;
        RGB_GOUT<=rgbout;
        RGB_BOUT<=rgbout;
        ROMadrs<=cntr3( 3 downto 1);
そういえば水平同期信号と垂直同期信号はここではなくて、プログラムの先頭部分で記述しています。

        Hsync<=hsyncwk;
        Vsync<=vsyncwk;
プログラム作成の過程でこういうことになってしまったのですが、本当は１箇所にまとめて記述したほうがいいですねえ。
ま。順序回路ではありませんから、プログラムのどこで記述しても構わないのですけれど。

それで。
上の部分をＣＲＴＩＦ用に書き換えます。

        rgbout<=sftrgstr(7) and hblnkwk2 and vblnkwk and vactive;
        --RGB_ROUT<=rgbout;
        --RGB_GOUT<=rgbout;
        --RGB_BOUT<=rgbout;
        ROMadrs<=cntr3(2 downto 0);

--crt out
process(rgbout)
begin
                if rgbout='0' then
                        CRTDSP<='0';
                else
                        CRTDSP<='Z';
                end if;
end process;

process(hsyncwk,vsyncwk)
begin
        if hsyncwk='0' or vsyncwk='0' then
                CRTVHSYNC<='0';
        else
                CRTVHSYNC<='Z';
        end if;
end process;
ＣＲＴＩＦ回路では映像信号と水平同期信号と垂直同期信号を１本のアナログ信号に合成します。
その合成はＥＰＭ７１２８ＳＬＣ８４の外部でトランジスタ回路によって行ないます。
その合成のために映像信号と同期信号はオープンドレイン出力（Ｈ出力時はハイインピーダンス）にします。
ハイインピーダンス出力は’Ｚ’を使って記述します。

ＣＰＬＤ入門！［第５６回］
２０１９．６．３ｕｐｌｏａｄ

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